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Cédric KILLIAN (Maître de conférences à l'université de Rennes 1, équipe Taran/Irisa,) soutiendra son HDR intitulée : « Efficacité énergétique, tolérance aux pannes et technologies émergentes pour les interconnexions sur puce des architectures manycores ».

Résumé de thèse (english below)
Depuis quelques années, nous assistons à l'émergence des architectures à grand nombre de cœurs (manycores). Associées à la diminution de la taille des transistors, annoncée comme atteignant une technologie de 3nm en 2022 par TSMC, ces architectures manycores devraient permettre l'intégration de centaines de cœurs hétérogènes permettant d'énormes capacités de calcul parallèle adaptées au calcul haute performance (HPC). Ces capacités de parallélisme génèrent évidemment une énorme quantité d'échanges de données faisant du support de communication sur puce un élément clé de la performance globale du système. Au cours de la dernière décennie, les réseaux électriques sur puce (NoC) sont apparus comme une solution efficace pour les architectures multicœurs, de l'ordre de plusieurs dizaines de cœurs sur une puce, afin de contourner les limitations de parallélisme des bus traditionnels. Néanmoins, à mesure que l'ère du manycores progresse, les NoCs électriques souffrent du passage à l’échelle en termes de latence et d'énergie en raison de l'augmentation considérable du nombre de sauts entre les cœurs, d'où la nécessité d’utiliser des technologies émergentes pour compléter cette interconnexion traditionnelle.

Les récentes avancées dans les technologies d'intégration ont permis l'avènement de la photonique sur silicium donnant naissance à de nouveaux supports d'interconnexion sur puce appelé Optical-NoCs (ONoCs). En effet, les interconnexions nanophotoniques constituent une solution prometteuse pour résoudre les problèmes de bande passante et de latence, car les signaux optiques se propagent à une vitesse proche de celle de la lumière dans des guides d'ondes sur le silicium. Cependant, leur mise en œuvre reste difficile en raison de la faible efficacité des lasers, qui sont des dispositifs clés dans ces interconnexions. Parallèlement, la diminution de la taille des transistors a permis d’augmenter  leur densité d’intégration et de diminuer la tension d’alimentation. En conséquence, le taux de défaillance intrinsèque de l'électronique augmente alors que la taille des transistors atteint 10 nm et moins. Dans cette ère de technologie nanométrique, les cœurs de calcul et les NoC sont devenus plus sensibles aux défaillances. Cela peut affecter leur fonctionnalité, ce qui peut être dramatique pour des applications comme les véhicules autonomes. En plus des progrès des interconnexions sur puce et des évolutions technologiques, de nouveaux paradigmes de calcul sont apparus, offrant des possibilités d'améliorer l'efficacité énergétique des manycores. Par exemple, le calcul approximatif permet de s'appuyer sur la réduction de la précision des représentations de données, ce qui réduit les contraintes de conception et améliore les performances au prix d'une dégradation de la qualité du résultat (QoR).

Au cours de cette soutenance, je présenterai mes principales contributions de recherche adressant les problématiques précédemment introduites. Mes travaux s'articulent autour de deux thèmes majeurs : i) l’efficacité énergétique des réseaux d'interconnexion sur puce ii) les architectures tolérantes aux fautes. Les activités de recherche présentées sont pluridisciplinaires et couvrent différents niveaux d'abstraction, du niveau système au niveau circuit, tout en considérant les technologies émergentes.


Composition du jury :
•    Alberto Bosio, Professeur des Universités, École Centrale de Lyon, Rapporteur
•    Gabriela Nicolescu, Professeure des Universités, École Polytechnique de Montréal, Rapporteure
•    Fréderic Petrot, Professeur des Universités, Institut Polytechique de Grenoble, Rapporteur
•    Daniel Chillet, Professeur des Universités, Univ Rennes 1, Examinateur
•    Gilles Sassatelli, Directeur de recherches, CNRS, LRIMM, Montpellier, Examinateur
•    Olivier Sentieys, Professeur des Universités, Univ Rennes 1, Examinateur


Title: Energy efficiency, fault tolerance, and emerging technologies for on-chip interconnects of manycore architectures

Abstract:
Since few years, we are witnessing the emergence of manycore architectures, namely to the implementation of massive parallelism on a single chip. Associated with the shrinking size of the transistors, announced reaching a 3nm technology in 2022 by TSMC, these manycore architectures should provide the integration of hundreds of heterogeneous cores allowing huge parallel computation capabilities suitable for High Performance Computing (HPC). These parallelism capabilities obviously generate an enormous amount of data exchanges making the on-chip communication medium a key element of the overall system performance of the system. In the last decade, electrical Network-on-Chips (NoCs) have emerged as an efficient solution for multicore architectures, in the range of tens of cores on a-chip, to circumvent the parallelism limitations of traditional buses. Nevertheless, as the manycore era progresses, electrical NoCs suffer from scalability in terms of latency and energy due to a huge increase on the number of hops between cores, hence emerging technologies are called to supplement this traditional interconnect.

Recent advances in integration technologies have allowed the advent of silicon photonics given rise to new on-chip interconnection media Optical-NoC (ONoC). Indeed, nanophotonic interconnects are a promising solution to overcome bandwidth and latency issues, as optical signals propagate near speed-of-light in waveguides. However, their implementations remain challenging due to the low efficiency of the lasers, which are key devices in such interconnects.Meanwhile, technology scaling enabled voltage reduction and transistor density increase. As a result, the intrinsic failure rate of electronics is increased while the transistor size reaches 10nm and below. In this nanometer technology era, cores and NoCs became more sensitive to faults. This may affect their functionality, which can be dramatic for application like autonomous vehicles. In addition to the advances in on-chip interconnects and technology scaling, new computing paradigms emerged giving opportunities to improve the energy efficiency of manycores. For instance, approximate computing allows to rely on precision reduction of the data representations, which lowers design constraints and improves performances at the cost of Quality of Result (QoR) degradation measured with output quality metrics. These new paradigms require to rethink the whole computing stack of computing architectures, from device to software levels.

During this defense, I will present my main research contributions addressing the problematic previously introduced. My work focuses on two major topics: i) energy efficiency of on-chip interconnection networks ii) fault tolerant architectures. The research activities presented are multidisciplinary and cover different levels of abstraction, from the system level to the circuit level, while considering emerging technologies.